LSI/FPGA設計スキルを習得するための基礎固め

図研テックがご提供しているeラーニングサービス「eZラーニング」に、新たに「LSI/FPGA設計講座」を追加しました。

この記事では、EDAツールの使い方を学ぶ前に半導体開発の全体像（前工程）を学ぶ基礎学習の重要性の解説と「LSI/FPGA設計講座」の講座サンプルをご案内します。
講座サンプルは、PC、スマートフォンなどデバイスを問わず、お手元のブラウザでご覧いただけます。

EDAツール学習を始める前に

半導体設計は、仕様検討 →RTL設計 → 機能検証 → 論理合成 → 物理設計（配置配線）→ サインオフという複雑なプロセスの連続で、業務は細分化されています。

RTL設計は、その中心であり最も重要なフェーズで、後工程（合成・配置配線・検証）に大きな影響を与えます。
RTL設計、論理設計にはEDAツールの使い方を学ぶことが不可欠ですが、それと並行して、設計フロー全体とRTL設計の意味を理解してEDAツール・RTLコーディングを習得しないと、後の論理合成や検証でつまづいた際に修正に時間がかかったり、後々の設計手戻りやタイミング違反が生じるなど、設計効率が低下してしまいます。

EDAツールは、あくまで「ツール」であり、設計フローとRTL記述の基礎理解があって初めてEDAツールの学習が意味をもってきます。

しかし、OJTでLSI/FPGA設計エンジニアを育成する場合、トレーナーの負担が大きくなってしまうため、「基礎学習からEDAツールを用いてRTLコーディングまで、じっくりと・丁寧に」とは進めにくい、というのが現実だと思います。

トレーナーの想像以上に、教育・研修を受けるエンジニア間で、事前知識にバラつきがあることは珍しくないのではないでしょうか？

デジタル回路 と RTL設計 ​の基礎を体系的に学習

図研テックの「LSI/FPGA設計講座」は、デジタル回路・RTL設計を中心に、ASIC設計とFPGA設計で 共通するテーマを、eラーニングで学習できる講座です。

 
以下の図は、「LSI/FPGA設計講座」で取り上げている範囲を青色で示しています。

• 要求仕様の策定からはじまるフロントエンド（論理設計・検証フェーズ）からサインオフで終わるバックエンドまで、LSI開発の全体設計フロー
• RTL設計の前提となるデジタル回路の基本
• EDAツールを使う際に必ず意識していたい論理検証（機能検証/タイミング検証）の概要

これらを中心に、設計手法やポイントを章ごとに確認テストを交えて学ぶことができます。

FPGA設計における「アーキテクチャ設計」「論理合成」についても、実務・実践の視点で解説しています。「EDAツール・RTLコーディング」の研修と併せて、あるいは“その前に”ご活用いただくことを想定したカリキュラムです。

チーム全体のスキルアップを検討している企業にお勧めの講座

これからLSI/FPGA設計に携わる若手エンジニアはもちろん、中堅エンジニアのリスキリングにも役立つ講座です。

「LSI/FPGA設計講座」は、

• EDAツールの学習と並行して/先行して、アーキテクチャ設計から検証までのフローや全体像を理解する
• FPGAやASICを設計するスキルを基礎から習得
• チームメンバーのスキルアップ、リスキリング
• OJTのトレーナーの負荷軽減

といったご要望にお応えする講座です。

講座サンプル公開

eZラーニング「LSI/FPGA設計講座」は、テキスト動画と章末問題で構成しています。講座サンプルで是非、ご確認ください。